Fra Robin

Innhold 1 VHDL Programmeringstips 1.1 Hvordan teste om alle bit i en std_logic_vector = '1' 1.2 Hvordan sette alle bit i en std_logic_vector like 1.3 Hvordan vente på en verdi som skal være stabil en periode

[rediger] VHDL Programmeringstips

[rediger] Hvordan teste om alle bit i en std_logic_vector = '1'

if A = (A'range => '1') then
   ...
else
   ...
end if;

[rediger] Hvordan sette alle bit i en std_logic_vector like

A <= (others => '1');
 
A_2D <= (others=>(others => '1'));    --hvis todimensjonalt array

[rediger] Hvordan vente på en verdi som skal være stabil en periode

wait until (CLK='1' and CLK'stable(2 ns));